Chiplet 封装技术的应用现状

这是 IC 男奋斗史的第 39 篇原创

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接上文：Chiplet解决芯片技术发展瓶颈

Chiplet 封装的产品介绍

以下介绍几款国内外使用 Chiplet 封装技术的代表产品，包括 CPU、GPU 和 ASIC 芯片。

1. 苹果 M1-Ultra CPU：

2022 年 3 月 9 日，苹果推出自研的 M1-Ultra 处理器芯片，通过 UltraFusion 架构将两个 M1 Max 芯片拼在一起，使芯片的各项硬件指标翻倍，性能也得到大幅提升。

2. AMD RX 7000 系列 GPU：

2022 年 11 月 4 日，AMD 发布新一代旗舰 GPU RX 7000 系列，采用新一代 RDNA 3 架构，首批发布的两款型号为 RX 7900 XTX 和 RX 7900 XT。RDNA 3 架构采用 Chiplet 设计，相比于上一代每瓦性能可以提升 50%；内置 AI 加速单元，性能提升了 2.7 倍。

3. 寒武纪思远 370 系列 ASIC：

2021 年 11 月 3 日，寒武纪发布第三代云端 AI 芯片思元 370，基于 7nm 工艺打造，是寒武纪首款采用 chiplet 技术的 AI 芯片；思元 370 集成了 390 亿个晶体管，最大算力 256TOPS，是寒武纪第二代产品思元 270 算力的 2 倍。

4. 壁仞科技 BR100 系列 GPU：

2022 年 8 月 9 日，壁仞科技发布首款通用 GPU 芯片 BR100，采用 7nm 工艺，集成 770 亿晶体管，使用 Chiplet 与 CoWoS 2.5D 封装技术。BR100 算力达到 1000T 以上、8 位定点算力达到 2000T 以上，单芯片峰值算力达到 960PFLOPS，FP32 算力超越英伟达在售旗舰 GPU。

Chiplet 封装技术面临的挑战

1. 芯片设计和验证工具的更新：

Chiplet 对上游的设计和验证提出了新的要求，由于 Chiplet 芯粒间的堆叠和互联，在进行设计时不仅要考虑不同的制程工艺、不同架构的芯粒进行集成，还要加入高速互联总线和各类接口等；相比于传统直接设计复杂的大芯片，Chiplet 技术对于 EDA 软件的要求明显不同；目前全球前三大 EDA 软件厂商已经在布局对应的平台。

2. 先进封装技术升级：

传统封装一般通过线路焊接的方式进行，Chiplet 为保证芯粒之间更快的互联速度，会采用 2.5D/3D 等无需线路焊接的先进封装方式；从 2D、2.5D 到 3D，可以形象理解为平面上建高楼，楼建的越高，住的人也越多，能装下的晶体管也更多；目前先进封装技术发展较为成熟，已经具备了实现 Chiplet 的条件。

3. 互联协议标准统一：

各大芯片公司在芯粒接口的互联协议上各自为战，每家公司选择不同的技术线路和标准，往往是基于公司过往的技术积累，并不能通用；碎片化定制化的接口标准对于 Chiplet 行业发展极为不利；为了解决这一难题，2022 年 3 月 2 日，英特尔、AMD、台积电、微软、ARM 等十大行业巨头宣布成立 UCIe 联盟；UCIe 联盟的成立为 Chiplet 技术的发展奠定了最关键的基础条件。

支持 Chiplet 的底层封装技术

1 MCM (Multi-Chip Module)

MCM 一般是指通过 Substrate (封装基板) 走线将多个芯片互联的技术。通常来说走线的距离和范围可以在 10mm~25mm，线距线宽大约 10mm 量级，单条走线带宽大约 10Gbit/s 量级。由于 MCM 可以通过基板直接连接各个芯片，通常封装的成本会相对较低。但是由于走线的线距线宽比较大，封装密度相对较低，接口速率相对较低，延时相对较大。 

图 2 MCM 封装结构示意图

2 CoWoS (Chip-on-Wafer-on-Substrate)

CoWoS 是 TSMC 主导的，基于 interposer (中间介质层) 实现的 2.5D 封装技术。其中 interposer 采用成熟制程的芯片制造工艺，可以提供相比 MCM 更高密度和更大速率的接口。目前 TSMC 主流的 CoWoS 技术包括 CoWoS-S、 CoWoS-R 以及 CoWoS-L 三种。

2.1 CoWoS-S 封装技术

CoWoS-S 是基础的 CoWoS 技术，可以支持超高集成密度，提供不超过两倍掩膜版尺寸的 interposer 层，通常用于集成 HBM (High Bandwidth Memory) 等高速高带宽内存芯片。 

图 3 CoWoS-S 封装结构示意图

2.2 CoWoS-R 封装技术

基于前述 CoWoS-S 技术，引入 InFO 技术中的 RDL (Redistribution Layer)，RDL 中介层由聚合物和铜迹线组成，具有相对机械柔韧性，而这种灵活性增强了封装连接的可靠性，并允许新封装可以扩大其尺寸以满足更复杂的功能需求，从而有效支持多个 Chiplet 之间进行高速可靠互联。

图 4 CoWoS-R 封装结构示意图

2.3 CoWoS-L 封装技术

在上述 CoWoS-S 和 InFO 技术的基础上，引入 LSI (Local Silicon Interconnect) 技术，LSI 芯片在每个产品中可以具有多种连接架构 (例如 SoC 到 SoC、SoC 到小芯片、SoC 到 HBM 等)，也可以重复用于多个产品，提供更灵活和可复用的多芯片互联架构。

图 5 CoWoS-L 封装结构示意图

相比于 MCM，CoWoS 技术可以提供更高的互联带宽和更低的互联延时，从而获得更高的性能；同时受限于 interposer 的尺寸 (通常为 2 倍掩膜版最大尺寸)，可以提供的封装密度上限相对比较有限，并且由于 interposer 的引入，需要付出额外的制造成本和更高的技术复杂度，以及随之而来的整体良率的降低。

3 EMIB (Embedded Multi-die Interconnect Bridge)

EMIB 是 Intel 主导的 2.5D 封装技术，使用多个嵌入式桥接芯片(Silicon Bridge) 实现芯粒间的高速互联；这些桥接芯片包含多个路由层，同时内嵌至封装基板，达到高效和高密度的封装。由于不再使用 interposer 作为中间介质，可以去掉原有连接至 interposer 所需要的 TSVs，以及由于 interposer 尺寸所带来的封装尺寸的限制，可以获得更好的灵活性和更高的集成度。

总体而言，相比于前述介绍的 MCM、CoWoS、InFO/LSI 等技术，EMIB 技术要更为优雅和经济高效，而且能够获得更高的集成度和制造良率。但是 EMIB 需要封装工艺配合桥接芯片，技术门槛和复杂度都比较高。

图 6 EMIB 封装结构示意图

全文完。

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