FPGA:逻辑功能的仿真与验证
⭐本专栏针对 FPGA 进行入门学习,从数电中常见的逻辑代数讲起,结合 Verilog HDL 语言学习与仿真,主要对组合逻辑电路与时序逻辑电路进行分析与设计,对状态机 FSM 进行剖析与建模。
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HDL 产生的最初动因就是为了能够模拟硬件系统,可以分析系统的性能,验证其功能是否正确。
要测试一个设计块是否正确,就要用 Verilog 再写一个测试模块(Test Bench)。这个测试模块应包括以下三个方面的内容:
测试模块中要调用到设计块,只有这样才能对它进行测试;
测试模块中应包含测试的激励信号源;
测试模块能够实施对输出信号的检测,并报告检测结果;
写出测试模块的过程又称为搭建测试平台(Test Bench)
例:2 选 1 数据选择器的测试模块
测试激励块(TB)与设计块(Design Block)之间的关系
仿真时,信号线 a、b、s 上要加一组测试激励信号,这组激励信号的产生,是通过 initial 内部的过程语句产生的,而过程语句只能给 reg 型变量赋值。
仿真时,信号线 a、b、s 上的激励信号是不能消失的,需要有“寄存”效应,能够描述这种“寄存”行为的,只能是 reg 型。
端口连接时有关变量数据类型的一些规定
仿真过程简介
使用软件 ModelSim-Altera 6.5b Starter Edition 进行仿真验证的大致过程
ModelSim 仿真软件的使用
创建一个工作目录
输入源文件
建立工作库
编译设计文件
装入设计文件到仿真器
运行仿真器
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