FPGA：硬件描述语言简介

2023-01-24
甘肃
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硬件描述语言 HDL(Hardware Description Language ) 类似于高级程序设计语言. 它是一种以文本形式来描述数字系统硬件的结构和行为的语言, 用它可以表示逻辑电路图、逻辑表达式，复杂数字逻辑系统的逻辑功能。用 HDL 编写设计说明文档易于存储和修改，并能被计算机识别和处理.

HDL 是高层次自动化设计的起点和基础.目前， IEEE 推出两种标准：VHDL 和 Verilog HDL

(1) VHDL 的起源与发展

Very high speed integrated Hardware Description Language (VHDL)它是 70 年代末和 80 年代初，起源于美国国防部提出的超高速集成电路 VHSIC 研究计划，目的是为了把电子电路的设计意义以文字或文件的方式保存下来，以便其他人能轻易地了解电路的设计意义。 1981 年 6 月成立了 VHDL 小组。

1983 年第三季度，由 IBM 公司、TI 公司、Intermetric 公司成立开发小组。
1986 年 3 月，IEEE 开始致力于 VHDL 的标准化工作，讨论 VHDL 语言标准。
IEEE 于 1987 年 12 月公布了 VHDL 的标准版本（IEEE STD 1076/1987）；
1993 年 VHDL 修订，形成新的标准即 IEEE STD 1076-1993)。

(2) Verilog HDL 的起源与发展

1981 年 Gateway Automation 硬件描述语言公司成立；
1983～84 年间该公司发布“Verilog HDL”及其仿真器 Verilog -XL ；
1986 年 Phil Moorby 提出快速门级仿真的 XL 算法并获得成功，Verilog 语言迅速得到推广。 Verilog-XL 较快，特别在门级，能处理万门以上的设计。
1987 年 Synonsys 公司开始使用 Verilog 行为语言作为它综合工具(DC – Design Compiler)的输入；
1989 年 12 月 Cadence 公司并购了 Gateway 公司；
1990 年初 Cadence 公司把 Verilog HDL 和 Verilog-XL 分成单独产品，公开发布了 Verilog HDL,与 VHDL 竞争。并成立 Open Verilog International(OVI)组织，负责 Verilog 的发展和标准的制定。
1993 年几乎所有 ASIC 厂商支持 Verilog HDL,认为 Verilog-XL 是最好的仿真器。OVI 推出 2.0 版本的 Verilog HDL 规范，IEEE 接受了将 OVI 的 Verilog2.0 作为 IEEE 标准的提案。
1995 年 12 月，定出 Verilog HDL 的标准 IEEE 1364。
2001 年 3 月 IEEE 正式批准了 Verilog-2001 标准（即 IEEE 1364-2001）。
Verilog-2001 标准在 Verilog-1995 的基础上有几个重要的改进。新标准有力地支持可配置的 IP 建模，大大提高了深亚微米（DSM）设计的精确性，并对设计管理作了重大改进。

(3) 两种语言的比较

能力（capability）

VHDL

结构建模
抽象能力强
系统级－算法级－RTL 级－逻辑级－门级

Verilog

结构建模
具体物理建模能力强
算法级－RTL 级－逻辑级－门级－版图级

数据类型（data type）

VHDL 是一种数据类型性极强的语言。支持用户定义的数据类型。当对象的数据类型不一样时必须用类型转换函数转换。可以使用抽象（比如枚举）类型为系统建模。能利用数据类型检查编程的错误。

Verilog 数据类型简单。只能由语言本身定义，不能由用户定义。适于硬件结构的建模，不适于抽象的硬件行为建模。

易学性（easiest to learn）

VHDL 是一种数据类型很强的语言，欠直观。加之同一种电路有多种建模方法，通常需要一定的时间和经验，才能高效的完成设计。

VHDL 根植于 ADA，有时简洁，有时冗繁，如行为描述简洁，结构描述冗繁。

Verilog：由于 Verilog 为直接仿真语言，数据类型较简单，语法很直观，故 Verilog 更易理解和好学。

Verilog 更像 C，约有 50％的结构来自 C，其余部分来自 ADA。

效率

VHDL：由于数据类型严格，模型必须精确定义和匹配数据类型，这造成了比同等的 Verilog 效率要低。

Verilog：不同位宽的信号可以彼此赋值，较小位数的信号可以从大位数信号中自动截取自己的位号。在综合过程中可以删掉不用的位，这些特点使之简洁，效率较高。

（4）VHDL 语言的新进展

近年来，VHDL 又有了一些新的发展。例如，为了大幅度提高 EDA 工具的设计能力，出现了一系列对 HDL 语言的扩展。OO-VHDL(Object-Oriented VHDL，即面向对象的 VHDL) 模型的代码比 VHDL 模型短 30%～50%，缩短了开发时间，提高了设计效率。美国杜克大学扩展的 DE-VHDL (Duke Extended VHDL)通过增加 3 条语句，使设计者可以在 VHDL 描述中调用不可综合的子系统（包括连接该子系统和激活相应功能）。杜克大学用 DE-VHDL 进行一些多芯片系统的设计，极大地提高了设计能力。