Verilog HDL

硬件描述语言（Hardware Description Lagnuage，HDL）通过描述硬件的实现方法，来产生与之对应的真实的硬件电路，最终实现所设计的预期功能。设计方式与软件不同，因此也就意味着其描述的各个功能之间，可以像硬件一样实现真正的并行执行，这也是硬件描述语言和软件的不同。之所以不直接叫硬件语言却叫硬件描述语言的原因是：这是通过一种语言来“描述”我们设计的硬件所要实现的功能，而不是直接对硬件进行设计。硬件描述语言描述完设计的功能后，还需要通过“综合”这一过程才能最终生成所设计功能的硬件电路。 

目前常用的硬件描述语言主要有两种，一种是 Verilog HDL（以下简称 Verilog），另一种是 VHDL，它们之间有什么不同呢？下面让我们简单对比一下。 

VHDL 与 Verilog 相比，有以下优势：语法比 Verilog 严谨，通过 EDA 工具自动语法检查，易排除许多设计中的疏忽。有很好的行为级描述能力和一定的系统级描述能力，而 Verilog 建模时，行为与系统级抽象及相关描述能力不及 VHDL。 

VHDL 与 Verilog 相比，有以下不足之处：VHDL 代码较冗长，在相同逻辑功能描述时，Verilog 的代码比 VHDL 少许多。VHDL 对数据类型匹配要求过于严格，初学时会感到不是很方便，编程耗时也较多；而 Verilog 支持自动类型转换，初学者容易入门。VHDL 对版图级、管子级这些较为底层的描述级别几乎不支持，无法直接作集成电路底层建模。 

综上所述，我们推荐大家在初学时选择语法更简单、更容易接受的 Verilog 来作为 FPGA 的开发语言，这样能够使我们更快速的上手 FPGA 的开发，把省去学习复杂语法的时间用来专攻 FPGA 设计方法，但是无论对于哪种语言我们都希望大家能够做到的是精通一个、熟练一个，这样就能应付更多的问题。