Verilog HDL 基本语法规则
⭐本专栏针对 FPGA 进行入门学习,从数电中常见的逻辑代数讲起,结合 Verilog HDL 语言学习与仿真,主要对组合逻辑电路与时序逻辑电路进行分析与设计,对状态机 FSM 进行剖析与建模。
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词法规定
为对数字电路进行描述,Verilog 语言规定了一套完整的语法结构。
1.间隔符
Verilog 的间隔符主要起分隔文本的作用,可以使文本错落有致,便于阅读与修改。间隔符包括空格符(\b)、TAB 键(\t)、换行符(\n)及换页符。
2.注释符
注释只是为了改善程序可读性,编译时不起作用。
多行注释符(用于写多行注释): /* --- */;
单行注释符 :以//开始到行尾结束为注释文字。
3.标识符和关键词
标识符: 给对象(如模块名、电路的输入与输出端口、变量等)取名所用的字符串。以英文字母或下划线开始如,clk、counter8、_net、bus_A 。
关键词: 用 Verilog 语言本身规定的特殊字符串定义语言的结构。例如,module、endmodule、input、output、wire、reg、and 等都是关键词。关键词都是小写,关键词不能作为标识符使用 。
逻辑值集合
为了表示数字逻辑电路的逻辑状态,Verilog 语言规定了 4 种基本的逻辑值。
常量及其表示
三种类型的常量
整数型常量
实数型常量
字符串型常量
整数型常量
十进制数形式的表示方法:表示有符号常量。例如:30、-2
带基数形式的表示方法:
格式为:<+/-><位宽>’<基数符号><数值>
例如:3’b101、5’o37、8’he3,8’b1001_0011
实数型常量
十进制记数法 如: 0.1、2.0、5.67
科学记数法 如: 23_5.1e2、5E-4、23510.0、0.0005
字符串常量
字符串是用双撇号括起来的字符序列,它必须包含在同一行中,不能分成多行书写。例如:
符号常量
Verilog 允许用参数定义语句定义一个标识符来代表一个常量,称为符号常量。定义的格式为:
如 parameter BIT=1, BYTE=8, PI=3.14;
parameter 和 localparam 区别
Verilog 中用 parameter 或者 localparam 来定义常量,即用来定义一个标志符代表一个常量,从而提高程序的可读性。其说明格式如下:
区别:
parameter 可用作在顶层模块中例化底层模块时传递参数的接口;
localparam 的作用域仅仅限于当前 module,不能作为参数传递的接口。
3.1.4 数据类型(Data Types)
变量的数据类型
线网型
寄存器型
线网类型:是指输出始终根据输入的变化而更新其值的变量,它一般指的是硬件电路中的各种物理连接.
例:网络型变量 L 的值由与门的驱动信号 A 和 B 所决定,即 L=A&B。A、B 的值发生变化,线网 L 的值会立即跟着变化。
常用的线网类型由关键词 wire 定义,格式如下:
线网类型变量及其说明
关于多重驱动
在写可综合的 Verilog 代码时,建议不要对同一个变量进行多次赋值(简称多重驱动),以避免出现多个信号同时驱动一个输出变量的情况。
例如,A、B、C 三个内部信号同时接到(驱动)一个输出端 L。或者说,输出 L 同时被三个内部信号所驱动。此时 L 的逻辑值可无法确定。
寄存器型变量对应的是具有状态保持作用的电路等元件,如触发器、寄存器。寄存器型变量只能在 initial 或 always 内部被赋值。
寄存器变量类型
寄存器变量类型及其说明
memory 型变量的用法
Verilog 通过对 reg 型变量建立数组来对存储器建模,可以描述 RAM 型存储器、ROM 存储器和 reg 文件。数组中每个单元通过一个数组索引地址。
其格式定义如下:
注意 1:
注意 2:
不可以对一个完整的寄存器组赋值,只能指定该寄存器组中的地址赋值。
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