多层次存储器
●通常把各个字的同一个字的同一位集成在一个芯片(32K×1)中,32K 位排成 256×128 的矩阵。
8 个片子就可以构成 32KB。
●地址译码器
采用双译码的方式(减少选择线的数目)
A0~ A7 为行地址译码线°A8~A14 为列地址译码线
读与写的互锁逻辑：
控制信号中 CS 是片选信号 CS 有效时(低电平),门 G1、G2 均被打开。OE 为读出使能信号,OE 有效时(低电平),门 G2 开启,当写命令 WE=1 时(高电平),门 G1 关闭,存储器进行读操作。写操作时,WE=0,门 G1 开启,门 G2 关闭。注意,门 G1 和 G2 是互锁的个开启时另一个必定关闭,这样保证了读时不写,写时不读。
3.读/写周期波形图
例题：
2.2 DRAM 存储器
DRAM 存储位元的记忆原理
DRAM 存储器的存储位元是由一个 MOS 晶体管和电容器组成的记忆电路,其 MOS 管作为开关使用,而所存储的信息 1 或 0 则是有电容器上的电荷量来体现,即当电容器充满电荷时表示存储 1,当电容器放完电没有电荷时,表示存储 0.
三态门简介：
(1)三态电路是一种重要的总线接口电路;其最重要的应用是构成计算机系统中的总线接收器和发送器。
(2)这里的三态,是指它的输出既可以是一般二值逻
辑电路的正常的“o”状态和“1”状态,又可以保持特
有的高阻抗状态——第三态。处丁高阻抗状态时其输出相当于断开状态,没有任何逻辑控制功能
(3)三态电路的输出逻辑状态的控制,是通过一个输入引脚 G 实现的。当 G 为高电平输入时,三态电路呈现正常的“0”或“1”的输出;当 G 为低电平
输入时,三态电路给出高阻态输出。(如下页的图 b 所示)
MOS 管简介
MOS 管是一种由金属、氧化物和半导体组成的场效应管,其符号下图所示,其中 G 为栅极,为源极,D 为漏极。当 W(连接栅极)为高电位
时,MOs 管导通,R 点(连接漏极 D)与 VCC
(连接源极 S)同电位。
一个 DRAM 存储元的写、读、刷新操作“
3.2 下图为 1M×4 位 DRAM 芯片管脚图，逻辑结构图
3.读/写周期、刷新周期
1、读/写周期
读周期、写周期的定义是从行选通信号 RAS 下降沿开始,到下一个 RAS 信号的下降沿为止的时间,也就是连续两个读周期的时间间隔。通常为控制方便,读周期和写周期时间相等。
2、刷新周期
刷新周期:DRAM 存储位元是基于电容器上的电荷量存储,这个电荷量随着时间和温度而减少,因此必须定期地刷新,以保持它原来记忆的正确信息。
刷新操作有两种刷新方式
●集中式刷新:DRAM 的所有行在每一个刷新周期中都被刷新。
例如刷新周期为 8ms 的内存来说,所有行的集中式刷新必须每隔 8ms 进行一次。为此将 8ms 时间分为两部分:前一段时间进行正常的读/写操作,后一段时间(8ms 至正常读写周期时间)做为集中刷新操作时间。
●分散式刷新:每一行的刷新插入到正常的读/写周期之中。
例如上图 1M×4 位 DRAM 芯片图所示，有 1024 行,如果刷新周期为 8ms,则每一行必须每隔 8ms÷1024=78us 进行一次。
4.存储器容量的扩充
1、字长位数扩展
给定的芯片字长位数较短,不满足设计要求的存储器字长,此时需要用多片给定芯片扩展字长位数。三组信号线中,地址线和控制线公用而数据线单独分开连接。所需芯片数计算公式为:
d=设计要求的存储器容量/选择芯片存储器容量
例题：利用 M×4 位的 SRAM 芯片,设计一个存储容量为 1M×8 位的 SRAM 存储器
解：
所需芯片数量=1M×8/1MX4=2(片)，
设计的存储器字长为 8 位,存储器容量不变连接的三组信号线与例相似,即地址线、控制线公用,数据线分高 4 位、低 4 位,但数据线是双向的,与 SRAM 芯片的 I/0 端相连接。
2、字存储容量扩展
给定的芯片存储容量较小(字数少),不满足设计要求的总存储容量,此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用,控制总线中 R/W 公用,使能端 EN 不能公用,它由地址总线的高位段译码来决定片选信号。所需芯片数仍由(d=设计要求的存储器容量/选择芯片存储器容量)决定。
3、存储器模块条
■存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条,它们是在一个条状形的小印制电路板上,用一定数量的存储器芯片,组成一个存储容量固定的存储模块。如图所示。
■内存条有 30 脚、72 脚、100 脚、144 脚、168 脚等多种形式。
30 脚内存条设计成 8 位数据线,存储容量从 256KB~32MB。
n72 脚内存条设计成 32 位数据总线。
100 脚以上内存条既用于 32 位数据总线又用于 64 位数据总线,存储容量从 4MB~512MB。
3.只读存储器和闪速存储器
3.1 只读存储器 ROM
ROM 叫做只读存储器。顾名思义,只读的意思是在它工作时只能读出,不能写入。然而其中存储的原始数据,必须在它工作以前写入。只读存储器由于工作可靠,保密性强,在计算机系统中得到广泛的应用。主要有两类
■掩模 ROM:掩模 ROM 实际上是一个存储内容固定的 ROM,由生产厂家提供产品。
■可编程 ROM:用户后写入内容,有些可以多次写入。
一次性编程的 PROM
多次编程的 EPROM 和 EEPROM。
1.掩模 ROM
1)掩模 ROM 的阵列结构和存储元
2)掩膜 ROM 的逻辑符号和内部逻辑框图
2、可编程 ROM
(1) EPROM 存储元
EPROM 叫做光擦除可编程只读存储器。它的存储内容可以根据需要写入,当需要更新时将原存储内容抹去,再写入新的内容。现以浮栅雪崩注入型 MOS 管为存储元的 EPROM 为例进行说明,结构如下图所示。
EPROM 的主要结构图：
当 G1 栅有电子积累时,该 MOS 管的开启电压变得很高,即使 G2 栅为高电平,该管仍不能导通,相当于存储了“0”。反之,G1 栅无电子积累时,MOS 管的开启电压较低,当 G2 栅为高电平时,该管可以导通,相当于存储了“1”。
EPROM 的写入过程：
(1)如上图所示,这是 EPROM 的写入过程,在漏极加高压,电子从源极流向漏极沟道充分开启。在高压的作用下,电子的拉力加强,能量使电子的温度极度上升,变为热电子。此时,若在 G2 栅上加正电压,形成方向与沟道垂直的电场,使热电子能跃过 Si02 的势垒,注入到浮栅中。在没有别的外力的情况下,电子会很好的保持着。(即:写入“0”的过程。)
(2)在需要消去电子时,利用紫外线进行照射,给电子足够的电量能逃逸出浮栅。(即可以抹成“1”)。
(2) EEPROM 存储元
EEPROM,叫做电擦除可编程只读存储器。其存储元是一个具有两个栅极的 NMOS 管,如图(a)和(b)所示,Gn 是控制栅,它是一个浮栅,无引出线;G2 是抹去栅,它有引出线。在 G1 栅和漏极 D 之间有一小面积的氧化层,其厚度极薄,可产生隧道效应。如图?所示,当 G2 栅加 20V 正脉冲 P1 时,通过隧道效应,电子由衬底注入到 G1 浮栅,相当于存储了“1”。利用此方法可将存储器抹成全“1”状态。
EEPROM 的写入过程：
EEPR0M 的写入过程,是利用了隧道效应,即能量小于能量势垒的电子能够穿越势垒到达另一边
EEPROM 写入过程,如上图所示,根据隧道效应,包围浮栅
的 Si02,必须极薄以降低势垒。
源漏极接地,处于导通状态。在控制栅上施加高于阈值电压的高压,以减少电场作用,吸引电子穿越。
EEPROM 消去电子的过程：
要达到消去电子的要求, EEPROM 也是通过隧道效应达成的。如上图所示,在漏极加高压,控制栅为 0V,翻转拉力方向,将电子从浮栅中拉出。
3.2 闪速存储器 FLASH
FLASH 存储器也翻译成闪速存储器,它是高密度非失易失性的读/写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性意味着存放的数据在没有电源的情况下可以长期保存。总之,它既有 RAM 的优点,又有 ROM 的优点,称得上是存储技术划时代的进展。
1、 FLASH 存储元
在 EPROM 存储元基础上发展起来的,由此可以看出创新与继承的关系
如下图所示为闪速存储器中的存储元,由单个 MOS 晶体管组成,除漏极 D 和源极 S 外,还有一个控制栅和浮空栅。
2、 FLASH 存储器的基本操作编程操作、读取操作、擦除橾作
3、FLASH 存储器的阵列结构
■ FLASH 存储器的简化阵列结构如下图所示。在某一时间只有一条行选择线被激活。读操作时,假定某个存储元原存 1,那么晶体管导通,与它所在位线接通,有电流通过位线,所经过的负载上产生一个电压降。这个电压降送到比较器的一个输入端,与另一端输入的参照电压做比较,比较器输出一个标志为逻辑 1 的电平。如果某个存储元原先存 0,那么晶体管不导通,位线上没有电流,比较器输出端则产生一个标志为逻辑 0 的电平。
4. 并行存储器
由于 CPU 和主存储器之间在速度上是不匹配的,这种情况便成为限制高速计算机设计的主要问题。为了提高 CPU 和主存之间的数据传输率,除了主存采用更高速的技术来缩短读出时间外,还可以采用并行技术的存储器。
4.1 双端口存储器
1、双端口存储器的逻辑结构
双端口存储器由于同一个存储器具有两组相互独立的读写控制电路而得名。由于进行并行的独立操作,因而是一种高速工作的存储器,在科研和工程中非常有用。举例说明,双端口存储器 DT7133 的逻辑框图。如下页图。
2、无冲突读写控制
当两个端口的地址不相同时,在两个端口上进行读写操作,一定不会发生冲突。当任端口被选中驱动时,就可对整个存储器进行存取,每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时,端口的 OE(低电平有效)打开输出驱动器,由存储矩阵读出的数据就出现在 I/O 线上。
3、有冲突读写控制
当两个端口同时存取存储器同一存储单元时,便发生读写冲突。为解决此问题,特设置了
BUsY 标志。在这种情况下,片上的判断逻
辑可以决定对哪个端口优先进行读写操作而对另一个被延迟的端口置 BUSY 标志(BUSY 变为低电平),即暂时关闭此端口。
有冲突读写控制判断方法
(1)如果地址匹配且在 CE 之前有效,片上的控制逻辑在 CEL 和 CER 之间进行判断来选择端口(CE 判断)。
(2)如果 CE 在地址匹配之前变低,片上的控制逻辑在左、右地址间进行判断来选择端口(地址有效判断)。
无论采用哪种判断方式,延迟端口的 BUSY 标志都将置位而关闭此端口,而当允许存取的端口完成操作时,延迟端口 BUSY 标志才进行复位而打开此端口
4.2 多模块交叉存储器
1、存储器的模块化组织
个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排,有两种方式:一种是顺序方式,一种是交叉方式
1、顺序方式
【例】M0 一 M3 共四个模块,则每个模块 8 个字顺序方式:
M0:0-7
M1:8-15
M2:16-23
M3:24-31
5 位地址组织如下: XX XXX 高位选模块,低位选块内地址
●特点:某个模块进行存取时,其他模块不工作。优点:某一模块岀现故障时,其他模块可以照常工作,
通过增添模块来扩充存储器容量比较方便。缺点:各模块串行工作,存储器的带宽受到了限制
例】MO 一 M3 共四个模块,则每个模块 8 个字交叉方式:
MO:0,4,…除以 4 余数为 0
M1:1,5,…除以 4 余数为 1
M2:2,6,…除以 1 余数为 2
M3:3,7,…除以 4 余数为 3
●5 位地址组织如下: XXX XX 高位选块内地址,低位选模块
特点:连续地址分布在相邻的不同模块内,同一个模块内的地址都是不连续的。优点是对连续字的成块传送可实现多模块流水式并行存取,大大提高存储器的带宽。使用场合为成批数据读取。
2、多模块交叉存储器的基本结构下图为四模块交叉存储器结构框图。主存被分成 4 个相互独立、容量相同的模块 MO,M1,M2,M3,每个模块都有自己的读写控制电路、地址寄存器和数据寄存器,各自以等同的方式与 CPU 传送信息。在理想情况下如果程序段或数据块都是连续地在主存中存取,那么将大大提高主存的访问速度。
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