Verilog HDL 门级建模

⭐本专栏针对 FPGA 进行入门学习，从数电中常见的逻辑代数讲起，结合 Verilog HDL 语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机 FSM 进行剖析与建模。🔥文章和代码已归档至【Github 仓库：hardware-tutorial】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复 FPGA 也可获取。

基本概念

结构级建模: 就是根据逻辑电路的结构（逻辑图），实例引用 Verilog HDL 中内置的基本门级元件或者用户定义的元件或其他模块，来描述结构图中的元件以及元件之间的连接关系。

门级建模: Verilog HDL 中内置了 12 个基本门级元件（Primitive，有的翻译为“原语”）模型，引用这些基本门级元件对逻辑图进行描述，也称为门级建模。

基本门级元件（Primitive : 原语）

• 多输入门：and、nand、or、nor、xor、xnor

• 只有单个输出, 1 个或多个输入

• 多输出门：not、buf

• 允许有多个输出, 但只有一个输入

• 三态门：bufif0、bufif1、notif0、notif1

• 有一个输出, 一个数据输入和一个控制输入

• 上拉电阻 pullup、下拉电阻 pulldown

多输入门

多输入门的一般引用格式为：

Gate_ name  <instance> (OutputA, Input1, Input2,…, InputN);

Gate_ name 共 6 个： and、nand、or、nor、xor、xnor

特点：

• 只有 1 个输出,

• 有多个输入。

基本门的调用方法举例：

and    A1（out，in1，in2，in3）；xnor  NX1（out，in1，in2，in3，in4）； 

对基本门级元件，调用名 A1、NX1 可以省略。

若同一个基本门在当前模块中被调用多次，可在一条调用语句中加以说明，中间以逗号相隔。

and、nand 真值表

多输出门

允许有多个输出，但只有一个输入。

buf  B1（out1，out2，…，in）；

buf 真值表

not  N1（out1，out2，…，in）；

not 真值表

三态门

有一个输出、一个数据输入和一个输入控制。如果输入控制信号无效，则三态门的输出为高阻态 z。

门级建模举例

2 选 1 数据选择器

//Gate-level descriptionmodule _2to1muxtri (a,b,sel,out);   input a,b,sel;   output out;   tri out;   bufif1 (out,b,sel);   bufif0 (out,a,sel); endmodule 

小结：门级建模就是列出电路图结构中的元件，并按网表连接 。

1 位全加器

module addbit (a, b, ci, sum, co);           input   a,  b,  ci;                           output  sum,  co;                         wire   a, b, ci, sum, co, n1, n2, n3;      xor   u0(n1, a, b)，                             u1(sum, n1, ci);                 and   u2(n2, a, b)，                                u3(n3, n1, ci);                    or          (co, n2, n3);            
endmodule

若同一个基本门在当前模块中被调用多次，可在一条调用语句中加以说明，中间以逗号相隔。

门级描述小结

1. 给电路图中的每个输入输出引脚赋以端口名。

2. 给电路图中每条内部连线 取上各自的连线名。

3. 给电路图中的每个逻辑元件取一个编号 (即“调用名”)。

4. 给所要描述的这个电路模块确定一个模块名。

5. 用 module 定义相应模块名的结构描述,并将逻辑图中所有的输入输出端口名列入端口名表项中,再完成对各端口的输入输出类型说明。

6. 依照电路图中的连接关系,确定各单元之间端口信号的连接,完成对电路图内部的结构描述。

7. 最后用 endmodule 结束模块描述全过程。

参考文献：

1. Verilog HDL 与 FPGA 数字系统设计，罗杰，机械工业出版社，2015 年 04 月

2. Verilog HDL 与 CPLD/FPGA 项目开发教程(第 2 版), 聂章龙, 机械工业出版社, 2015 年 12 月

3. Verilog HDL 数字设计与综合(第 2 版), Samir Palnitkar 著，夏宇闻等译, 电子工业出版社, 2015 年 08 月

4. Verilog HDL 入门(第 3 版), J. BHASKER 著 夏宇闻甘伟 译, 北京航空航天大学出版社, 2019 年 03 月

欢迎关注公众号【AIShareLab】，一起交流更多相关知识，前沿算法，Paper 解读，项目源码，面经总结。