DDR4 看这一篇就够了

• 简介

• 信号分析

• 1. 电源

• 2. 时钟

• 3. 数据线和 DQS

• 4. 地址和控制

• 等长管理

• 布局方式

• 参考链接

简介

DDR4 SDRAM（Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory，简称为 DDR4 SDRAM），是一种高带宽的计算机存储器规格。它属于 SDRAM 家族的存储器产品，提供了相较于 DDR3 SDRAM 更高的运行性能与更低的电压，是现时最新的存储器规格。起始数据传送率由 2133MT/s 起跳，上限暂定为 4266MT/s。

信号分析

DDR 的信号主要分为以下几类：

1. 电源

DDR 的电源又可分为三类：

主电源 VDD 和 VDDQ。

主电源的要求是 VDDQ=VDD=1.2V。

VDDQ 是给 IO buffer 供电的电源，VDD 则是 DDR 的 core power supply。一般使用中都是吧 VDDQ 和 VDD 合成一个电源使用，在 SODIMM 上则只有 VDD 引脚，内存条上可能有一些电路，也可能没有。

参考电源 Vref。

参考电源 Vref 要求跟随 VDDQ，并且 Vref=VDDQ/2，这个电压既可以使用电源芯片，也可以使用电阻分压的方式得到。

Vref 电流较小，在几个 mA~几十 mA 之间。一般采用电阻分压的方式，分压电阻在 100~10K 之间均可，需要 1%精度的电阻。Vref 的每个管教上需要加 10nF 的电容滤波，并且每个分压电阻上也并联一个电容较好。

匹配电压 VTT（Tracking Termination Voltage)

VTT 为匹配电阻上拉到的电源，VTT=VDDQ/2。

DDR 的设计中，有些用不到 VTT；但如果使用 VTT，VTT 的电流要求是比较大的，因此需要专门的电源芯片来满足要求，并且会放一些 uF 级别储能电容。

激活电压 VPP（DRAM Activating Power Supply）

VPP 一般为 2.5V。

VPP 激活电压，必须要同时或者早于 VDD，电压值也要全时间段都高于 VDD。

2. 时钟

DDR 时钟 CK_N/P 为差分走线，一般使用终端并联 100 欧姆的匹配方式，差分走线差分对控制阻抗为差分 100 欧姆，单端 50 欧姆。

DDR4 的工作时钟依赖于 DDR controller 的 input，一般也即 CPU 或者交换芯片。

3. 数据线和 DQS

DQS（data strobe)信号相当于数据信号的参考时钟，它在走线时需要保持和 CLK 信号保持等长，每 8bit 数据信号对应一组 DQS 信号。

DQS 信号在走线时需要与同组的 DQS 信号保持等长，控制单端 50 欧姆的阻抗。

根据 Xilinx 的 UG583，DQS 需要做到和 DQ 的严格等长，但与 clock 信号有较大的弹性，直接看图：

这种要求在原理上其实也是统一的，也即传输的信号要与时钟时间上同步，通过 PCB 上等长来尽量保证同步，因此 DQS 作为 DQ 的类似于 clock 的信号，需要做到严格等长，但 clock 与 DQS 之间并没有强绑定关系，所以相对长度就可以宽松一些。但因为 clock 与 DQ 信号有直接关系，所以它们之间又有相对严格的要求。

数据

数据信号 IO 方向功能描述 DQ[0:31]IN/OUT32 位数据信号线 DQM[0:3]IN 数据位掩码，4 根 DQS[0:3]IN 数据选通差分信号，共 4 组，8 根

4. 地址和控制

地址和控制信号没有 DQ 的速度快，以时钟的上升沿采样，所以需要与时钟走线保持等长。

使用多片 DDR 的情况下，地址和控制信号为一驱多的关系，需要注意匹配方式。

地址

地址信号 IO 方向功能描述 BG0INBank Group 地址选择 BA[0:1]INBank 地址选择 A[0:16]IN 地址选择信号

控制

控制信号 IO 方向功能描述 ALERT_NIN/OUT 报警信号，奇偶校验错误或者是 CRC 错误 etcRESET_NIN 复位信号，低电平有效 PARIN 命令/地址信号的奇偶校验使能 ODTIN 阻抗匹配使能 CKE0IN 芯片 0 时钟信号使能 CKE1IN 芯片 0 时钟信号使能 ACT_NIN 命令激活信号 CS0_NINDDR 芯片 0 使能，用于多个 RANK 时的 RANK 选择 CS1_NINDDR 芯片 1 使能，用于多个 RANK 时的 RANK 选择

等长管理

以下等长要求来自 ddr 手册，实际应用中需要参考主芯片 guideline 和 skew control，可能会有或松或严的改变

差分时钟之间等长不大于 5mil，地址和控制信号都以时钟为基准，等长误差范围为±150mil。

数据组以 DQ0 为准，等长控制在 25mil 以内。各数据组之间，以时钟线为基准，等长差范围设置为 0~500mil。

布局方式

在 PCB 上，DDR4 Layout 分为所有内存颗粒在单面的 Fly-By 拓扑和双面的 Clamshell 拓扑。Fly-By 拓扑更易于信号走线，信号完整性更好，但占用单板空间较大；Clamshell 拓扑更节约空间，但对走线要求更高，适用于对空间要求严格的应用场合。

对于 Clamshell 拓扑的走线，由于内存颗粒 PIN 分布对称的特性，地址线在换层时造成地孔不足、桩线过长等信号完整性问题，为此 JEDEC 规范定义 Address Mirroring 功能，允许调换 DRAM 特定地址管脚的功能。下表列出的是 DDR4 SDRAM 中可以调换的地址引脚。

参考链接

1. DDR4原理及硬件设计
   

2. DDR硬件设计要点详解
   

3. DDR4设计概述以及分析仿真案例
   

4. 扒一扒DDR4的新功能和PCB设计上的一些注意事项
   

5. JESD79-4A-(DDR4)

6. DDR布线要求及拓扑结构分析
   

7. DDR4 PCB Design