Verilog 语言的条件语句
关键词：if，选择器
条件语句
条件（if）语句用于控制执行语句要根据条件判断来确定是否执行。
条件语句用关键字 if 和 else 来声明，条件表达式必须在圆括号中。
条件语句使用结构说明如下：
if 语句执行时，如果 condition1 为真，则执行 true_statement1 ；如果 condition1 为假，condition2 为真，则执行 true_statement2；依次类推。
else if 与 else 结构可以省略，即可以只有一个 if 条件判断和一组执行语句 ture_statement1 就可以构成一个执行过程。
else if 可以叠加多个，不仅限于 1 或 2 个。
ture_statement1 等执行语句可以是一条语句，也可以是多条。如果是多条执行语句，则需要用 begin 与 end 关键字进行说明。
下面代码实现了一个 4 路选择器的功能。
testbench 代码如下：
仿真结果如下。
由图可知，输出信号与选择信号、输入信号的状态是相匹配的。
事例中 if 条件每次执行的语句只有一条，没有使用 begin 与 end 关键字。但如果是 if-if-else 的形式，即便执行语句只有一条，不使用 begin 与 end 关键字也会引起歧义。
例如下面代码，虽然格式上加以区分，但是 else 对应哪一个 if 条件，是有歧义的。
当然，编译器一般按照就近原则，使 else 与最近的一个 if（例子中第二个 if）相对应。
但显然这样的写法是不规范且不安全的。
所以条件语句中加入 begin 与 and 关键字就是一个很好的习惯。
例如上述代码稍作修改，就不会再有书写上的歧义。
版权声明: 本文为 InfoQ 作者【向阳逐梦】的原创文章。
原文链接:【http://xie.infoq.cn/article/0da5807b89f792bebadd27e7d】。文章转载请联系作者。
人生享受编程，编程造就人生！ 2022-06-01 加入
某公司芯片测试工程师，嵌入式开发工程师，InfoQ签约作者，阿里云星级博主，华为云·云享专家。座右铭：向着太阳，追逐梦想！
评论